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    • 专利摘要:
    配置不對稱選擇及取消選取驅動器用於驅動至電阻交叉點記憶體陣列之選擇線。位址可完全解碼以決定啟用選擇驅動器，但可針對該取消選取驅動器實施部分解碼。若干實施例可管理奇數及偶數取消選取驅動器為二組驅動器，且若干實施例可使用次優電晶體作為該取消選取驅動器以節省晶粒區域。若干實施例可實施該取消選取驅動器為修改之記憶體元件以進一步減少晶粒區域。
    公开号:TW201320101A
    申请号:TW101119962
    申请日:2012-06-04
    公开日:2013-05-16
    发明作者:Hernan A Castro
    申请人:Intel Corp；
    IPC主号:G11C8-00
    专利说明:
    用於記憶體陣列的取消選取驅動器
    本發明之標的一般關於電子領域，包括半導體記憶體裝置。更具體地，本發明之標的關於提供取消選取電壓至記憶體陣列之選擇線。
    電腦或其他電子裝置之記憶體可包括併入大型積體電路或獨立積體電路之記憶格方塊。有許多不同類型記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、靜態RAM(SRAM)、同步動態RAM(SDRAM)、快閃記憶體及相位改變記憶體(PCM)。許多半導體記憶體技術將個別記憶格配置於陣列中，其可使用連接至陣列中記憶格行之位元線(或行選擇線)及連接至陣列中記憶格列之字線(或列選擇線)予以存取。
    許多記憶體類型可藉由在適當位元線及/或字線上提供選擇電壓而予以存取。若干記憶體技術，諸如包括PCM之電阻交叉點記憶體技術，可要求於待用字線及/或位元線上驅動取消選取電壓，以於記憶體存取期間達適當偏壓。
    在下列詳細說明中，藉由範例提出許多特定細節，以提供相關論述之徹底了解。然而，對於熟悉本技藝之人士而言，顯然無該等細節亦可體現本論述。在其他其況下，已以相對高層次而非細部說明熟知之方法、程序及組件，以避免不必要地模糊本概念之各方面。許多說明用語及用詞用於說明申請主題之各式實施例。在本說明書中除非賦予不同定義，該些說明用語及用詞係用於傳達熟悉本技藝之人士所認同之意義。
    圖1為具記憶體陣列110、選擇驅動器122及取消選取驅動器124之實施例之記憶體電路100之電路圖。記憶體陣列110可包含記憶格111之陣列。可使用任何類型記憶體技術，包括但不侷限於動態隨機存取記憶體(DRAM)、快閃記憶體、及相位改變記憶體(PCM)、憶阻器記憶體或其他類型記憶體。儘管圖1顯示16記憶格111之4×4陣列，記憶體陣列110可包含任何數量之記憶格111，並可具有與列不同數量之行。記憶體陣列110典型地可包含至少數百萬記憶格111。記憶體陣列110可具有許多選擇線，其可沿二方向與記憶體陣列110交叉。儘管可使用其他名稱，選擇線可稱為列選擇線或字線120，及行選擇線或位元線112。記憶體陣列110中個別記憶格111可耦合至一字線120及一位元線112。藉由於字線及位元線上施加選擇電壓，可存取耦合至該些二線之記憶格111，以讀取或寫入記憶格111。選擇線之確實電壓及時序可隨使用之記憶體技術而異，且若干記憶體技術可使用其餘線以存取個別記憶格111或記憶格111群組。
    位址90可藉由記憶體電路100接收，並分佈至行電路113及列電路130、140進行解碼。在一或更多實施例中位址90之部份可以各式方式解碼。雖然文中詳細討論列電路，但可使用類似實施例或使用不同技術實施行電路113。
    在若干實施例中，列選擇解碼130可完全或近乎完全解碼位址，以提供2n選擇控制線132用於n位址位元，其用以控制選擇驅動器122，使得至少一選擇驅動器啟用及至少一或更多其他選擇驅動器停用。在其他實施例中，位址部分可劃分為多個子部分以提供級聯解碼。有關一範例，用於選擇記憶體陣列100之256字線之特定字線120之位址90的8位元部分可劃分為兩個4位元子部分。低位4位元可解碼為16選擇控制線132，其驅動16組16選擇驅動器122，使得一或更多16輸出驅動16選擇驅動器122。高位4位元可解碼為另16輸出，其驅動控制場效電晶體(FET)136之閘極。控制FET 136可具有連接至Vselect之源極及連接至一組16選擇驅動器122之汲極。在該等配置中，一選擇線連接至Vselect並於記憶體存取期間與其他隔離。若需解碼更多位址位元，可提供其餘解碼級聯。圖1之列選擇解碼130顯示位址之二位元解碼為四選擇控制線132，及單一輸出134用於控制控制FET 136，但一般技藝之人士可輕易製造用於任何數量位址位元之解碼器。
    一或更多選擇控制線132可驅動一或更多選擇驅動器122之閘極。選擇驅動器122可使用任何適用技術予以建造，包括金屬氧化物半導體場效電晶體(MOSFET)、硫族化合物裝置、雙極接面電晶體、或其他類型電子裝置。選擇驅動器可經設計以處理用於選擇記憶格111或記憶體陣列110之電壓及電流需求，其至少部分取決於使用之記憶體技術，但在一實施例中，選擇驅動器可為n通道MOSFET。一選擇驅動器可提供用於記憶體陣列110之一或更多字線120。藉由輸出134控制之控制FET 136，可用以啟用將提供至一組選擇驅動器122之Vselect電壓。
    列取消選取解碼140可僅部分解碼位址90之列部分，以最小化電路、路由區、及複雜性。在所示之實施例中，列取消選取解碼140可僅評估位址90部分之低位位址位元，其決定存取記憶體陣列110之哪一列。低位位址位元可用以決定是否驅動偶數取消選取控制142或奇數取消選取控制141為啟用狀態。其他實施例可完全不解碼位址，並可簡單地一起啟用全部或幾乎全部取消選取驅動器，或以若干其他方式部分解碼位址90，以製造二或更多取消選取控制線。
    在若干實施例中，奇數取消選取控制141可控制奇數取消選取驅動器，及偶數取消選取控制142可控制偶數取消選取驅動器，允許啟用四不同組合之取消選取驅動器：啟用全部或幾乎全部取消選取驅動器、啟用奇數取消選取驅動器、啟用偶數取消選取驅動器及無啟用取消選取驅動器。取消選取驅動器可提供用於記憶體陣列之一或更多字線120。
    對若干記憶體技術而言，用於取消選取之字線的電壓及/或電流需求可遠低於用於選擇之字線者。由於電晶體之最小幾何形狀取決於可流經電晶體之電流及可歷經各式特徵之最大電壓，取消選取驅動器124可小於選擇驅動器122。該等取消選取驅動器124可為使用用於特定針對預期之電壓及電流需求之程序之標準設計規則而優化之MOSFET。在若干實施例中，取消選取驅動器124可實施為p通道MOSFET，在其他實施例中，取消選取驅動器124可實施為n通道MOSFET。
    在若干實施例中，為允許更小的取消選取驅動器124，取消選取驅動器124可為次優MOSFET，其在若干操作狀況因小於用於取消選取驅動器124之電晶體的最佳幾何形狀，而可具有高洩漏電流。次優MOSFET之其他參數亦可少於理想狀況，諸如較高「開啟」電阻或來自優化之MOSFET的其他變異。包括MOSFET之具小於標準設計規則之任何尺寸的任何電晶體將指出，目標操作狀況可考量次優電晶體。
    該等次優MOSFET之一影響為選擇驅動器122於選擇程序之若干部分期間可包含略高電流以說明通過連接至啟用字線120之選擇驅動器124之次優MOSFET的洩漏。儘管洩漏對於自選擇驅動器傳輸之電流可僅具有小影響，或一點影響都沒有，對特定處理技術而言，通過次優MOSFET之洩漏可較優化MOSFET之洩漏電流高出許多倍。對特定處理技術而言，一個結果為次優MOSFET可顯著小於設計用於使用標準設計規則之預期電壓及電流的優化MOSFET。
    其他實施例可使用非用於取消選取驅動器124之MOSFET的裝置。在若干實施例中，可使用雙極接面電晶體(BJT)。如同MOSFET實施一般，用於取消選取驅動器124之BJT可為次優以節省空間。其他實施例可使用用於取消選取驅動器124之硫族化合物裝置，又其他實施例可使用用於取消選取驅動器124之若干類型可變電阻器或其他可切換及/或可變裝置。在若干實施例中，取消選取驅動器124可實施於記憶體陣列110之側面，同時其他實施例可使用修改之記憶體元件於記憶體陣列110內實施取消選取驅動器124。
    圖2為時序圖200，顯示在記憶體存取之前及期間各式線如何動作。在本範例中可於時間T1接收偶數位址90。偶數取消選取控制142可於時間T2驅動為啟用狀態，其於時序圖200中顯示為高位準。在若干實施例中奇數取消選取控制141亦可於時間T2驅動為啟用狀態，且在若干實施例中，偶數取消選取控制142及奇數取消選取控制141甚至於接收位址90之前均可驅動為啟用。
    可藉由圖1中未顯示之控制電路控制記憶體存取時序，該控制電路係設計用於使用之特定記憶體技術，並應為本技藝中一般技術人士清楚了解。當存取記憶體時，如同藉由記憶體存取信號201所顯示，在時間T3，控制耦合至字線120之選擇驅動器122的選擇控制線132驅動為啟用，其中字線120耦合至定址記憶格90，同時其他選擇線保持待用。因為位址90為偶數位址，啟用選擇控制線132為偶數選擇控制線。為避免啟用選擇驅動器122與任何取消選取驅動器124之間衝突，偶數取消選取控制142自時間T3被驅動為待用於記憶體存取。在記憶體存取完成之後，選擇控制線132可被驅動為待用直至下一記憶體存取為止。依據實施例，取消選取控制線141、142可被驅動為以上所說明之可能四狀況之任一種，但在至少一實施例中，偶數取消選取控制線142及奇數取消選取控制線141二者可被驅動為啟用直至下一記憶體存取為止，以保持字線120處於Vdeselect。其他實施例可允許選擇驅動器122及取消選取驅動器124同時驅動單一字線，並可經設計使得大型選擇驅動器122可過驅動取消選取驅動器124並確保適當字線120被驅動為Vselect。在若干實施例中，藉由於選擇之關鍵階段期間調變取消選取驅動器之傳導，可達成取消選取驅動器之過驅動。在其他實施例中，於選擇之關鍵階段期間可控制連接至取消選取驅動器之電壓來源。
    在下列說明中，「n井」乙詞普遍用以說明MOSFET技術之n型源極或汲極擴散。此外，為求方便於下列說明中實施P或N型裝置之選擇，便可依據記憶體及CMOS技術之細節予以修改。
    圖3A顯示使用具不對稱選擇及取消選取驅動器之實施例的部分積體電路(IC)300之布局。為求清晰，圖式中未顯示字線120。記憶體陣列110部分顯示於選擇驅動器122之右邊。圖3A中顯示四組十六選擇驅動器，其係藉由於多晶矽中實施之十六選擇控制線132控制，包括第一選擇控制線132A及第二選擇控制線132B。選擇控制線132可充當用於選擇驅動器122之n通道MOSFET之閘極。包括共同源極n井330、第一汲極n井333及第二汲極n井334之布局部分301中包括一對選擇驅動器122。
    四組十六取消選取驅動器124於高度方面可匹配四組十六選擇驅動器122。以列配置具有8雙MOSFET之一組選擇驅動器可具有32F之高度，其中「F」為特定處理技術之最少特徵尺寸，諸如22奈米(nm)、32 nm或其他尺寸，取決於使用之處理技術。可挑選高度以匹配記憶體陣列之間距，在所示實施例中可為2F，允許八對選擇驅動器122之列的高度具有與十六記憶格111相同高度。十六取消選取驅動器124可經設計以匹配相同高度，同時提供最窄可能實施例以最小化IC 300之晶粒區域需求。取消選取驅動器124可藉由於多晶矽中實施之奇數取消選取控制141及偶數取消選取控制142控制，並充當用作取消選取驅動器124之次優MOSFET之閘極。應注意的是雖然電阻交叉點記憶體技術一般可繪製為具2F陣列間距，各式實施例可使用不同間距之記憶體陣列。文中所說明之概念並未依據特定幾何形狀之範例，並可應用於不同幾何形狀。
    若選擇驅動器122及取消選取驅動器124之MOSFET具有相同尺寸，取消選取驅動器124將採取與選擇驅動器122相同的空間量。在一實施例中，取消選取驅動器124之優化MOSFET可為每對約8F×32F。比較而言，用於選擇驅動器122之MOSFET可為每對約32F×32F，若優化MOSFET用於取消選取驅動器124，允許取消選取驅動器124採取約為選擇驅動器122之25%空間。圖3A中顯示可以相同技術用於取消選取驅動器124之一對次優MOSFET可為約4F×10F，使用少於優化MOSFET約六分之一之空間。所以使用次優MOSFET之取消選取驅動器124可採取少於選擇驅動器122約5%之空間。其他實施例可使用取消選取驅動器相較於選擇驅動器不同之空間比例。
    圖3B為包括字線120之圖3A中IC 300之布局部分301的更詳細圖式。字線120可延伸至右側以連接至成組之其他14選擇驅動器122，接著至記憶體陣列110。字線120可於允許1F線及1F空間之金屬層上實施，以允許記憶體陣列之間距匹配。偶數字線與奇數字線交錯表示兩組字線空間地交替，且一或更多偶數字線鄰近二奇數字線。藉由交錯兩組字線，藉由選擇驅動器驅動之鄰近字線的字線可藉由取消選取驅動器主動驅動，且由於電容或電感耦合，可使該些線上之任何電壓變化最小化。藉由於緊鄰兩側具有被驅動至Vdeselect之字線，可保護於記憶體存取期間與任何電壓來源隔離並充電至Vdeselect之字線免於電容或電感耦合至藉由選擇驅動器驅動之字線。
    使用共同源極n井330、作為閘極之選擇控制線132A、及第一汲極n井333，實施第一選擇驅動器122A。藉由通孔337，第一選擇驅動器122A之汲極連接至第一選擇線120A。使用共同源極n井330、作為閘極之選擇控制線132B、及第二汲極n井334，實施第二選擇驅動器122A。第二選擇驅動器122B之汲極藉由通孔339連接至第二選擇線120B。共同源極n井330經由通孔338或其他連接耦合至控制FET 136。控制FET 136之位置可取決於記憶體陣列110之整體尺寸，且控制FET 136與共同源極n井330之間之路由係取決於控制FET 136之位置以及特定處理技術中可獲得之路由層，因此並未顯示於圖3A或3B中。
    使用共同源極n井320、作為閘極之第一取消選取控制141、及n井汲極321，實施第一取消選取驅動器124A。使用共同源極n井320、作為閘極之第二取消選取控制142、及n井汲極322，實施第二取消選取驅動器124B。第一取消選取驅動器124A之汲極連接至第一選擇線120A，且第二取消選取驅動器124B之汲極連接至第二選擇線120B。成組顯示之其他十四取消選取驅動器124則類似組配。八對選擇驅動器124之源極藉由金屬線143連接至Vdeselect。
    圖4顯示使用分佈式汲極場效電晶體(DDFET)490之取消選取驅動器492之替代實施例之布局。記憶體陣列110可具有一組選擇驅動器122至記憶體陣列110之左側，與圖3A之布局極同。奇數取消選取驅動器491可設於記憶體陣列110之右側，及偶數取消選取驅動器492可設於選擇驅動器122之左側。其他實施例可將奇數或偶數取消選取驅動器二者設於記憶體陣列110之同側。位置之挑選可藉由使用之技術可獲得之設計規則的細節驅動。應注意的是記憶體陣列110、選擇驅動器122及奇數取消選取驅動器491與圖示中的其餘部份未成比例。亦應注意的是字線至DDFET端子之連接顯示為具單一互連層之直接連接。實際上多個互連層可用以有效率地達成此連接，並可較所示互連方案使用更少面積。
    字線120跨越選擇驅動器122及記憶體陣列110，並可存取奇數取消選取驅動器491及偶數取消選取驅動器492，且奇數取消選取驅動器491連接至諸如第一字線120A之奇數字線，且諸如120B、120D、120F之偶數字線連接至偶數取消選取驅動器492。在所示實施例中，使用分佈式汲極場效電晶體(DDFET)490實施取消選取驅動器。DDFET 490具有共同n井源極或源極450，藉由金屬線143通過通孔431、432而連接至Vdeselect。在圖4中，金屬線143未連接至所示之其他通孔，因為其他通孔終止於字線120。DDFET 490亦具有統一的閘極440，其可以多晶矽柵格製成，藉由通孔421連接至偶數取消選取控制142，具汲極441、442、443之個別n井。若閘極440驅動為高，個別n井汲極可充當次優FET並提供連接至Vdeselect。若閘極440驅動為低，儘管具若干較高洩漏電流之電位，個別FET關閉，將連接字線與Vdeselect隔離。在所示實施例中，第一n井441連接至第二字線120B，第二n井442連接至第四字線120D，第三n井443連接至第六字線120F等。
    DDFET 490之幾何形狀可以與次優電晶體相同之方式決定，次優電晶體具較提供相同操作狀況之完全優化電晶體可接受者更少之幾何形狀。DDFET亦可用於奇數取消選取驅動器491，且將偶數及奇數取消選取驅動器設於記憶體陣列110之相對側，可有利於容易路由。雖然所示DDPET為n通道裝置，DDFET亦可製造為p通道裝置。具共同閘極及汲極井數量為源極井兩倍以上之任何裝置，可被視為DDFET。其他DDFET實施例可使用不同井之配置，諸如2×9或4×5，而非所示3×6之井陣列。
    在其他實施例中，DDFET可藉由不具控制閘極或具最少有效控制閘極之分佈式電阻元件取代。在該些實施例中，充當傳導元件且特徵在於陣列操作之取消選取驅動器可藉由控制諸如Vdeselect之來源供應而予調變，其可分別控制用於奇數字線及偶數字線。傳導元件之特徵可為分佈式電阻元件之特徵或非線性分佈式二極體型元件之特徵，作為二進一步範例。在若干實施例中，該些元件可使用用於諸如選擇驅動器122之CMOS電路的程序層予以製造。
    在其他實施例中，傳導元件可使用用於記憶體陣列110的程序層予以製造，亦可定位為具充當傳導元件之修改之記憶體元件的一部分記憶體陣列110結構。在該等實施例中，取消選取驅動器之功能在字線驅動器的狀況下可以修改之記憶體元件的專用一或多行完成，或在位元線驅動器的狀況下可以修改之記憶體元件的專用一或多列完成。接著可經由施加於各修改之行或列的Vdeselect電壓實施該些基於陣列之取消選取元件的傳導之調變。藉由建立取消選取元件為修改之記憶體元件，甚至可進一步減少取消選取驅動器之區域影響。
    為此說明書及申請項之目的，「修改之記憶體元件」可指使用用於記憶體陣列110之記憶格並建構具至少匹配記憶體陣列110間距之尺寸的至少若干程序層而製造之任何電路元件。修改之記憶體元件可使用如用於記憶格之相同材料及摻雜劑，或可使用與記憶格略微不同之材料、摻雜劑、及/或摻雜程度。在若干實施例中可適當用作取消選取驅動器之傳導元件的修改之記憶格之一範例可包括雙向閾值開關(OTS)，但不包括一般可用作具交換記憶格之相位改變記憶體(PCMS)的記憶體元件之相位改變材料部分。在若干實施例中，若記憶體陣列110係使用CMOS技術建立，可適當用作取消選取驅動器之傳導元件的其他類型修改之記憶格可摻雜矽n井或p井。
    圖5為計算或儲存系統500之方塊圖，利用包括以控制/位址線503及資料線504耦合至記憶體裝置510之處理器501的取消選取驅動器實施例。在若干實施例中，資料及控制可利用相同線。處理器501可為外部微處理器、微控制器、或若干其他類型外部控制電路。在若干實施例中，處理器501可併入相同封包中或甚至在相同晶粒上，作為記憶體裝置510。在若干實施例中，處理器501可與控制電路511整合，允許若干相同電路用於兩功能。處理器501可具有外部記憶體，諸如隨機存取記憶體(RAM)及唯讀記憶體(ROM)，用於程式儲存及中間資料，或其可具有內部RAM或ROM。在若干實施例中，處理器可將記憶體裝置510用於程式或資料儲存。在處理器501上運行之程式可實施許多不同功能，包括但不侷限於操作系統、檔案系統、不良格或方塊映射、及錯誤管理。計算或儲存系統500之方塊圖已簡化而聚焦於記憶體之特徵，此有助於理解本揭露。
    在若干實施例中，提供外部連接502。外部連接502耦合至處理器501並允許處理器501與外部裝置通訊。若為儲存系統的狀況下，外部連接502可用以提供具非揮發性儲存器之外部裝置。外部連接502可用以連接至電腦或其他智能裝置，諸如使用標準或專利通訊協定之行動電話或數位相機。外部連接之電腦通訊協定範例可與包括但不侷限於任何版本之下列協定相容：通用序列匯流排(USB)、序列先進技術附件(SATA)、小型電腦系統互連(SCSI)、光纖波道、並列先進技術附件(PATA)、集成驅動電子設備(IDE)、乙太網路、IEEE-1394、安全數位卡介面(SD卡)、緊湊型快閃介面、記憶棒介面、週邊元件互連(PCI)或PCI Express。
    如文中所討論，記憶體裝置510包括記憶格陣列110。記憶體陣列110可以字線列及位元線行庫配置，且列連接至各字線120及行連接至各位元線112。記憶體陣列亦可配置為相互堆疊於頂部之多個交叉點陣列。在該等三維記憶體陣列中，基於驅動器之CMOS可駐於陣列下，或部分駐於陣列下。
    位址信號及控制信號503可藉由控制電路511、I/O電路513及位址電路512接收及解碼，其可控制列電路514以控制字線120至記憶體陣列110，及控制行電路113以控制位元線112。I/O電路513可耦合至資料線504，允許自處理器501接收資料及發送資料至處理器501。感應電路516可耦合至記憶體陣列110，並決定選擇之記憶格111的邏輯狀態，且從記憶體陣列110讀取之資料可暫時儲存於讀取緩衝器519中。列電路514可包含先前所說明之各式電路方塊，包括但不侷限於列選擇解碼130、列取消選取解碼140、選擇驅動器122及取消選取驅動器124。列電路及/或行電路以及系統500內其他方塊可包括本主題之各式實施例。
    圖5中所描繪之系統已精簡化以有利於記憶體之特徵的基本理解。許多不同實施例可包括使用單一處理器502以控制複數記憶體裝置510而提供更多儲存空間。在若干實施例中可包括其餘功能，諸如驅動監視器及用於以人為本之I/O之其他裝置的視訊圖像控制器。此外，處理器501可藉由例如軟體之指令的程式組配，以如文中所討論實施申請主題而控制記憶體裝置510及其電路，包括列電路514及/或行電路113。在該等實施例中，儘管申請主體之範圍不侷限於此方面，如文中所說明之各式實施例之態樣的實施，在具有其上儲存之指令的製造物件之中或之上，若藉由諸如處理器501之機器執行，軟體可以文中所說明之各式裝置及/或系統之各式態樣而明白地體現。
    圖6為使用取消選取驅動器124以驅動選擇線120、113至記憶體陣列110之方法實施例之流程圖600。方法始自方塊601，並於方塊602接收位址90。位址90係於方塊603解碼。在若干實施例中，位址90可劃分為多個部分，一部分位址用以選擇特定行或記憶體陣列110之位元線112，其他部分位址用以選擇特定列或記憶體陣列110之字線120。在若干實施例中，位址90之其他部分可用以從記憶體陣列群組中選擇特定記憶體陣列110。雖然所說明之實施例使用「字線」乙詞說明被驅動至記憶體陣列之控制線，此方法可同樣地應用於至記憶體陣列之「位元線」或其他存取線。位址90之每一部分可以以上所說明之不同實施例中各式方式予以解碼。
    在方塊604，取消選取電壓可施加於第一組字線120。在若干實施例中，奇數取消選取控制141或偶數取消選取控制142可加以驅動而耦合一半字線120至Vdeselect。若驅動奇數取消選取控制141，奇數字線可耦合至Vdeselect，若驅動偶數取消選取控制142，偶數字線可耦合至Vdeselect。在若干實施例中，全部或幾乎全部字線120可於方塊604期間耦合至Vdeselect。
    儘管若干實施例可僅隔離第一組字線120之若干，於方塊605，第一組字線120可與Vdeselect隔離。在方塊606，第二組字線120可耦合至Vdeselect。在若干實施例中，第二組字線120可為不在第一組字線120中之字線120，使得若第一組字線120為偶數字線，第二組字線120可為奇數組字線120。在其他實施例中，第一組字線120可為偶數及奇數字線120二者，第二組字線120可為偶數或奇數字線120，取決於位址90。
    在方塊607，Vselect可施加於耦合至定址記憶格111之第一組字線中之字線120。在方塊608，存取記憶體。記憶體存取期間，第二組字線120被驅動至Vdeselect，第一組字線120中之一字線120被驅動至Vselect，且最近已被驅動至Vdeselect之其餘字線120藉由其電容而保持接近Vdeselect。在方塊609，記憶體存取結束，且字線120可保持隔離，或在若干實施例中，預期下一記憶體存取，全部或幾乎全部可被驅動回至Vdeselect，作為第一組字線120。
    依據文中所揭露之各式實施例，參照方法、設備、系統、及電腦程式產品之流程圖描繪及/或方塊圖，說明各式實施例之態樣。將理解的是，可藉由電腦程式指令實施流程圖描繪及/或方塊圖之各式方塊，及流程圖描繪及/或方塊圖中方塊之組合。該些電腦程式指令可提供至通用電腦、專用電腦、或其他可程控資料處理設備之處理器以產生機器，使得經由電腦或其他可程控資料處理設備之處理器執行之指令，製造用於實施流程圖及/或方塊圖一或多方塊中指定之功能/動作的方法。
    該些電腦程式指令亦可儲存於電腦可讀取媒體中，可指示電腦、其他可程控資料處理設備或其他裝置以特定方式作動，使得儲存於電腦可讀取媒體中之指令產生製造物件，包括實施流程圖及/或方塊圖一或多方塊中指定之功能/動作的指令。電腦程式指令亦可載入至電腦、其他可程控設備或其他裝置，以造成將於電腦、其他可程控設備或其他裝置上實施之一連串操作步驟，以產生電腦實施之程序，使得於電腦或其他可程控資料處理設備上執行之指令提供用於實施於流程圖及/或方塊圖一或多方塊中指定之功能/動作的程序。
    圖式中流程圖及/或方塊圖有助於描繪各式實施例之系統、方法及電腦程式產品之可能實施之架構、功能性及操作。在這方面，流程圖或方塊圖中之方塊可代表模組、區段、或編碼部分，其包含用於實施特定邏輯功能之一或更多可執行指令。亦應注意的是，在若干替代實施中，方塊中所注意之功能可不依圖式中之順序發生。例如，連續顯示之二方塊，事實上係實質上同時執行，或該些方塊有時可以相反順序執行，取決於所包含之功能性。亦應注意的是，方塊圖及/或流程圖描繪之方塊及方塊圖及/或流程圖描繪中方塊之組合可藉由實施特定功能或動作之專用以硬體為基礎之系統、或專用硬體及電腦指令之組合予以實施。
    應理解的是，已參照示範實施例說明申請主題，且申請主題並不侷限於以上提供之特定細節。說明書中所參考之其他實施例落於本申請主題之範圍內。
    對於裝置之任何參考可包括組件、電路、模組、或可達成藉由裝置前之修改器指出之目的或說明之裝置的任何該等機構。然而，組件、電路、模組、或任何該等機構不一定特定侷限於該裝置。
    說明書中參照「實施例」、「一實施例」、「若干實施例」、或「其他實施例」表示結合實施例所說明之特定特徵、結構或特性係包括於申請主題之至少若干實施例中，但不一定為所有實施例。「實施例」、「一實施例」、或「若干實施例」之各種出現不一定均指相同實施例。
    若說明書表示「可」、「可能」、「應」包括組件、特徵、結構、或特性，即不必然包括特定組件、特徵、結構、或特性。若說明書或申請項提及「一」元件，並非表示僅一該元件。若說明書或申請項提及「其餘」元件，並不排除有一個以上之該其餘元件。如文中所使用，「耦合」乙詞包括直接或間接連接。再者，第一及第二裝置相耦合，包括啟用裝置之插入裝置可設於其間。
    具有本揭露之利益的該些熟悉本技藝之人士將理解可於本申請主題之範圍內實施上述說明及圖式的許多其他變化。事實上，申請主題並不侷限於上述細節，並將理解可以其元件之形式、建造及/或配置實施各式改變，而未偏離申請主題之範圍及/或精神，或未犧牲其全部材料優點，在說明之前的文中形式僅為其示範施例，及/或未進一步提供實質改變。希望申請項包含及/或包括該等改變。
    90‧‧‧位址
    100‧‧‧記憶體電路
    110‧‧‧記憶體陣列
    111‧‧‧記憶格
    112‧‧‧位元線
    113‧‧‧行電路
    120、120B、120D、120F‧‧‧字線
    120A‧‧‧第一選擇線
    120B‧‧‧第二選擇線
    122‧‧‧選擇驅動器
    124、492‧‧‧取消選取驅動器
    130‧‧‧列選擇解碼
    132‧‧‧選擇控制線
    134‧‧‧輸出
    136‧‧‧控制場效電晶體
    140‧‧‧列取消選取解碼
    141‧‧‧奇數取消選取控制線
    142‧‧‧偶數取消選取控制線
    143‧‧‧金屬線
    200‧‧‧時序圖
    201‧‧‧信號
    300‧‧‧積體電路
    301‧‧‧布局部分
    320、330、450‧‧‧共同源極n井
    321、322‧‧‧閘極及n井汲極
    333‧‧‧第一汲極n井
    334‧‧‧第二汲極n井
    337、338、339、421、431、432‧‧‧通孔
    440‧‧‧閘極
    441、442、443‧‧‧汲極
    490‧‧‧分佈式汲極場效電晶體
    491‧‧‧奇數取消選取驅動器
    500‧‧‧計算或儲存系統
    501‧‧‧處理器
    502‧‧‧外部連接
    503‧‧‧控制/位址線
    504‧‧‧資料線
    510‧‧‧記憶體裝置
    511‧‧‧控制電路
    512‧‧‧位址電路
    513‧‧‧I/O電路
    514‧‧‧列電路
    516‧‧‧感應電路
    519‧‧‧讀取緩衝器
    600‧‧‧流程圖
    601-609‧‧‧方塊
    併入並構成部分說明書之附圖描繪申請主題之各式實施例。連同一般說明，圖式用以說明申請主題之原理。然而，其不應將申請主題侷限於所說明之特定實施例，而是用於說明及理解申請主題。當讀取附圖時，藉由參照下列詳細說明，可理解該等主題，其中：圖1為電路圖，顯示具選擇驅動器之記憶體陣列，及依據一或更多實施例之取消選取驅動器之實施例；圖2為時序圖，顯示在依據一或更多實施例之記憶體存取之前及期間各式線如何動作；圖3A顯示依據一或更多實施例，使用具不對稱選擇及取消選取驅動器之實施例之積體電路(IC)的部分布局；圖3B為依據一或更多實施例之圖3A之部分布局的更細部圖；圖4為依據一或更多實施例之使用分佈式汲極場效電晶體(DDFET)之取消選取驅動器之替代實施例之布局；圖5為依據一或更多實施例之具有利用取消選取驅動器之記憶體陣列之系統方塊圖；以及圖6為依據一或更多實施例之用於使用取消選取驅動器以驅動記憶體選擇線之方法流程圖。
    90‧‧‧位址
    100‧‧‧記憶體電路
    110‧‧‧記憶體陣列
    111‧‧‧記憶格
    112‧‧‧位元線
    113‧‧‧行電路
    120‧‧‧字線
    122‧‧‧選擇驅動器
    124‧‧‧取消選取驅動器
    130‧‧‧列選擇解碼
    132‧‧‧選擇控制線
    134‧‧‧輸出
    136‧‧‧控制場效電晶體
    140‧‧‧列取消選取解碼
    141‧‧‧奇數取消選取控制線
    142‧‧‧偶數取消選取控制線
    143‧‧‧金屬線
    权利要求:
    Claims (20)
    [1] 一種方法，包含：接收識別記憶體陣列內定址記憶格之位址；在使用取消選取驅動器進行記憶體存取之前，將取消選取電壓施加於第一組選擇線；於該記憶體存取期間，隔離至少若干該第一組選擇線與該取消選取電壓之來源；以及於使用選擇驅動器進行該記憶體存取期間，將選擇電壓施加於與該定址記憶格相關之選擇線。
    [2] 如申請專利範圍第1項之方法，進一步包含：於該記憶體存取期間，將該取消選取電壓施加於第二組選擇線；其中，與該定址記憶格相關之該選擇線係包括於在該記憶體存取期間與該取消選取電壓之該來源相隔離之該至少若干該第一組選擇線中。
    [3] 如申請專利範圍第2項之方法，其中，該第二組選擇線為該第一組選擇線之子集。
    [4] 如申請專利範圍第2項之方法，其中，該第一組選擇線與該第二組選擇線交錯。
    [5] 如申請專利範圍第1項之方法，其中，取消選取驅動器利用積體電路上空間約較該選擇驅動器少25%。
    [6] 如申請專利範圍第1項之方法，其中，該取消選取驅動器包含分佈式汲極場效電晶體。
    [7] 如申請專利範圍第1項之方法，其中，該取消選取驅動器包含次優電晶體。
    [8] 如申請專利範圍第1項之方法，其中，該記憶體陣列包含相位改變記憶格，且該取消選取驅動器包含修改之記憶體元件。
    [9] 一種裝置，包含：包含耦合至選擇線之記憶格的記憶體陣列；耦合至該選擇線之取消選取驅動器；耦合至該選擇線之選擇驅動器；取消選取解碼電路，於記憶體存取之前使第一組該取消選取驅動器判斷提示第一組該選擇線上之取消選取電壓，並於該記憶體存取期間，隔離至少若干該第一組該選擇線與該取消選取電壓之來源；以及選擇解碼電路，接收定址記憶格之位址，並使選擇驅動器於該記憶體存取期間判斷提示耦合至該定址記憶格之選擇線上之選擇電壓。
    [10] 如申請專利範圍第9項之裝置，該取消選取解碼電路亦於該記憶體存取期間判斷提示第二組該選擇線上之該取消選取電壓；其中，耦合至該定址記憶格之該選擇線係包括於在該記憶體存取期間與該取消選取電壓之該來源相隔離之該至少若干該第一組選擇線中。
    [11] 如申請專利範圍第10項之裝置，其中，該第一組選擇線與該第二組選擇線交錯。
    [12] 如申請專利範圍第9項之裝置，其中，取消選取驅動器利用積體電路上空間約較該選擇驅動器少25%。
    [13] 如申請專利範圍第9項之裝置，其中，該取消選取驅動器包含分佈式汲極場效電晶體。
    [14] 如申請專利範圍第9項之裝置，其中，該取消選取驅動器包含次優電晶體。
    [15] 如申請專利範圍第9項之裝置，其中，該記憶體陣列包含相位改變記憶格，且該取消選取驅動器包含修改之記憶體元件。
    [16] 一種系統，包含：記憶體電路；以及處理器，可讀取及寫入資料至該記憶體電路；其中，該記憶體電路包含：包含耦合至選擇線之記憶格的記憶體陣列；耦合至該選擇線之取消選取驅動器；耦合至該選擇線之選擇驅動器；取消選取解碼電路，於記憶體存取之前使第一組該取消選取驅動器判斷提示第一組該選擇線上之取消選取電壓，並於該記憶體存取期間，隔離至少若干該第一組該選擇線與該取消選取電壓之來源；以及選擇解碼電路，接收定址記憶格之位址，並使選擇驅動器於該記憶體存取期間判斷提示耦合至該定址記憶格之選擇線上之選擇電壓。
    [17] 如申請專利範圍第16項之系統，該取消選取解碼電路亦於該記憶體存取期間判斷提示第二組該選擇線上之該取消選取電壓；其中，耦合至該定址記憶格之該選擇線係包括於在該記憶體存取期間與該取消選取電壓之該來源相隔離之該至少若干該第一組選擇線中。
    [18] 如申請專利範圍第17項之系統，其中，該第一組選擇線與該第二組選擇線交錯。
    [19] 如申請專利範圍第16項之系統，其中，取消選取驅動器利用積體電路上空間約較該選擇驅動器少25%。
    [20] 如申請專利範圍第16項之系統，其中，該取消選取驅動器包含次優電晶體。
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